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參數(shù)資料
| 型號： | W3H64M72E-400ESM |
| 英文描述： | 64M x 72 DDR2 SDRAM 208 PBGA Multi-Chip Package |
| 中文描述： | 64米× 72 DDR2 SDRAM的208 PBGA封裝多芯片封裝 |
| 文件頁數(shù)： | 26/30頁 |
| 文件大小： | 956K |
| 代理商： | W3H64M72E-400ESM |
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W3H64M72E-XSBX
26
White Electronic Designs Corporation (602) 437-1520 www.wedc.com
White Electronic Designs
March 2006
Rev. 1
ADVANCED*
White Electronic Designs Corp. reserves the right to change products or specifications without notice.
AC TIMING PARAMETERS
(continued)
-55°C ≤ T
A
< +125°C; V
CCQ
= + 1.8V ± 0.1V, V
CC
= +1.8V ± 0.1V
Parameter
Symbol
533Mbs CL4
400Mbs CL3
Unit
Min
-
-500
Max
400
+500
t
AC(MAX)
t
AC(MAX)
t
AC(MAX)
Min
-
-600
Max
450
+600
t
AC(MAX)
t
AC(MAX)
t
AC(MAX)
D
DQ hold skew factor
DQ output access time from CK/CK#
Data-out high impedance window from CK/CK#
DQS Low-Z window from CK/CK#
DQ Low-Z window from CK/CK#
t
QHS
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ns
t
CK
t
CK
ps
t
CK
t
CK
ps
t
CK
t
CK
ps
t
AC
t
HZ
t
LZ
1
t
LZ
2
t
AC(MN)
2*t
AC(MN)
350
350
100
225
0.35
t
AC(MN)
2*t
AC(MN)
400
400
150
275
0.35
DQ and DM input setup time relative to DQS
t
DS
a
t
DH
a
t
DS
b
t
DH
b
DQ and DM input pulse width (for each input)
Data hold skew factor
DQ-DQS hold, DQS to first DQ to go nonvalid, per access
Data valid output window (DVW)
DQS input high pulse width
DQS input low pulse width
DQS output access time fromCK/CK#
DQS falling edge to CK rising - setup time
DQS falling edge from CK rising - hold time
DQS-DQ skew, DOS to last DQ valid, per group, per access
DQS read preamble
DQS read postamble
DQS write preamble setup time
t
DIPW
t
QHS
400
450
t
QH
t
HP
- t
QHS
t
QH
- t
DQSQ
0.35
0.35
-450
0.2
0.2
t
HP
- t
QHS
t
QH
- t
DQSQ
0.35
0.35
-500
0.2
0.2
t
DVW
D
t
DQSH
t
DQSL
t
DQSCK
+450
+500
t
DSS
t
DSH
t
DQSQ
300
1.1
0.6
350
1.1
0.6
t
RPRE
0.9
0.4
0
0.9
0.4
0
t
RPST
t
WPRES
DQS write preamble
t
WPRE
0.25
0.25
t
CK
DQS write postamble
Positive DQS latching edge to associated clock edge
Write command to first DQS latching transition
t
WPST
0.4
-0.25
WL-T
DQSS
0.6
0.25
0.4
-0.25
WL-T
DQSS
0.6
0.25
t
CK
t
CK
t
CK
t
DQSS
WL+T
DQSS
WL+T
DQSS
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| W3H64M72E-533ES | 制造商:WEDC 制造商全稱:White Electronic Designs Corporation 功能描述:64M x 72 DDR2 SDRAM 208 PBGA Multi-Chip Package |
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